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Verilog数字系统设计与FPGA应用 🔍
赵倩等编著 北京:清华大学出版社, 2012, 2012
中文 [zh] · PDF · 94.5MB · 2012 · 📗 未知类型的图书 · 🚀/duxiu/zlibzh · Save
描述
1 (p1): 第1章 绪论 1 (p1-1): 1.1集成电路设计技术的发展 1 (p1-2): 1.2 Verilog HDL和V HDL 1 (p1-2-1): 1.2.1 Verilog HDL和V HDL的发展历史 2 (p1-2-2): 1.2.2 Verilog HDL和V HDL的比较 3 (p1-3): 1.3 FPGA/CPLD简介 3 (p1-3-1): 1.3.1可编程逻辑器件的发展历史 3 (p1-3-2): 1.3.2 PAL/GAL 4 (p1-3-3): 1.3.3 CPLD 5 (p1-3-4): 1.3.4 FPGA 5 (p1-3-5): 1.3.5 CPLD与FPGA的区别 6 (p1-3-6): 1.3.6 SOPC 6 (p1-4): 习题1 7 (p2): 第2章Verilog HDL基础 8 (p2-1): 2.1 Verilog HDL的基本单元——模块 8 (p2-1-1): 2.1.1简单Verilog HDL程序实例 10 (p2-1-2): 2.1.2 Verilog HDL程序的基本结构 12 (p2-1-3): 2.1.3逻辑功能描述 12 (p2-2): 2.2 Verilog HDL基本语法 13 (p2-2-1): 2.2.1词法规定 13 (p2-2-2): 2.2.2常量及其表示 15 (p2-2-3): 2.2.3变量的数据类型 20 (p2-3): 2.3运算符及表达式 20 (p2-3-1): 2.3.1算术运算符 21 (p2-3-2): 2.3.2位运算符 21 (p2-3-3): 2.3.3缩位运算符 21 (p2-3-4): 2.3.4关系运算符 22 (p2-3-5): 2.3.5等式运算符 22 (p2-3-6): 2.3.6逻辑运算符 23 (p2-3-7): 2.3.7移位运算符 23 (p2-3-8): 2.3.8位拼接运算符 23 (p2-3-9): 2.3.9条件运算符 24 (p2-3-10): 2.3.10优先级别 24 (p2-4): 2.4过程语句 24 (p2-4-1): 2.4.1 initial语句 26 (p2-4-2): 2.4.2 always语句 30 (p2-5): 2.5块语句 30 (p2-5-1): 2.5.1串行块begin-end 31 (p2-5-2): 2.5.2并行块fork-join 32 (p2-6): 2.6赋值语句 32 (p2-6-1): 2.6.1连续赋值 33 (p2-6-2): 2.6.2过程赋值 37 (p2-7): 2.7条件语句 37 (p2-7-1): 2.7.1 if-else语句 39 (p2-7-2): 2.7.2 case语句 41 (p2-7-3): 2.7.3条件的描述完备性 44 (p2-8): 2.8循环语句 45 (p2-8-1): 2.8.1 forever语句 45 (p2-8-2): 2.8.2 repeat语句 46 (p2-8-3): 2.8.3 while语句 47 (p2-8-4): 2.8.4 for语句 48 (p2-8-5): 2.8.5 disable语句 49 (p2-9): 2.9 task和function说明语句 49 (p2-9-1): 2.9.1 task说明语句 51 (p2-9-2): 2.9.2 function说明语句 53 (p2-9-3): 2.9.3 task和function说明语句的不同点 54 (p2-10): 2.10编译向导 54 (p2-10-1): 2.10.1宏定义语句define 56 (p2-10-2): 2.10.2文件包含语句include 57 (p2-10-3): 2.10.3条件编译命令ifdef、else、 endif 58 (p2-10-4): 2.10.4时间尺度命令timescale 59 (p2-11): 2.11 Verilog HDL设计举例 59 (p2-11-1): 2.11.1组合逻辑电路描述 61 (p2-11-2): 2.11.2时序逻辑电路...
备用文件名
zlibzh/no-category/赵倩等编著/Verilog数字系统设计与FPGA应用_117043390.pdf
备用出版商
Qinghua University Press
备用版本
21 shi ji gao deng xue xiao gui hua jiao cai, dian zi xin xi, Bei jing, 2012
备用版本
China, People's Republic, China
元数据中的注释
Bookmarks: p1 (p1): 第1章 绪论
p1-1 (p1): 1.1集成电路设计技术的发展
p1-2 (p1): 1.2 Verilog HDL和V HDL
p1-2-1 (p1): 1.2.1 Verilog HDL和V HDL的发展历史
p1-2-2 (p2): 1.2.2 Verilog HDL和V HDL的比较
p1-3 (p3): 1.3 FPGA/CPLD简介
p1-3-1 (p3): 1.3.1可编程逻辑器件的发展历史
p1-3-2 (p3): 1.3.2 PAL/GAL
p1-3-3 (p4): 1.3.3 CPLD
p1-3-4 (p5): 1.3.4 FPGA
p1-3-5 (p5): 1.3.5 CPLD与FPGA的区别
p1-3-6 (p6): 1.3.6 SOPC
p1-4 (p6): 习题1
p2 (p7): 第2章Verilog HDL基础
p2-1 (p8): 2.1 Verilog HDL的基本单元——模块
p2-1-1 (p8): 2.1.1简单Verilog HDL程序实例
p2-1-2 (p10): 2.1.2 Verilog HDL程序的基本结构
p2-1-3 (p12): 2.1.3逻辑功能描述
p2-2 (p12): 2.2 Verilog HDL基本语法
p2-2-1 (p13): 2.2.1词法规定
p2-2-2 (p13): 2.2.2常量及其表示
p2-2-3 (p15): 2.2.3变量的数据类型
p2-3 (p20): 2.3运算符及表达式
p2-3-1 (p20): 2.3.1算术运算符
p2-3-2 (p21): 2.3.2位运算符
p2-3-3 (p21): 2.3.3缩位运算符
p2-3-4 (p21): 2.3.4关系运算符
p2-3-5 (p22): 2.3.5等式运算符
p2-3-6 (p22): 2.3.6逻辑运算符
p2-3-7 (p23): 2.3.7移位运算符
p2-3-8 (p23): 2.3.8位拼接运算符
p2-3-9 (p23): 2.3.9条件运算符
p2-3-10 (p24): 2.3.10优先级别
p2-4 (p24): 2.4过程语句
p2-4-1 (p24): 2.4.1 initial语句
p2-4-2 (p26): 2.4.2 always语句
p2-5 (p30): 2.5块语句
p2-5-1 (p30): 2.5.1串行块begin-end
p2-5-2 (p31): 2.5.2并行块fork-join
p2-6 (p32): 2.6赋值语句
p2-6-1 (p32): 2.6.1连续赋值
p2-6-2 (p33): 2.6.2过程赋值
p2-7 (p37): 2.7条件语句
p2-7-1 (p37): 2.7.1 if-else语句
p2-7-2 (p39): 2.7.2 case语句
p2-7-3 (p41): 2.7.3条件的描述完备性
p2-8 (p44): 2.8循环语句
p2-8-1 (p45): 2.8.1 forever语句
p2-8-2 (p45): 2.8.2 repeat语句
p2-8-3 (p46): 2.8.3 while语句
p2-8-4 (p47): 2.8.4 for语句
p2-8-5 (p48): 2.8.5 disable语句
p2-9 (p49): 2.9 task和function说明语句
p2-9-1 (p49): 2.9.1 task说明语句
p2-9-2 (p51): 2.9.2 function说明语句
p2-9-3 (p53): 2.9.3 task和function说明语句的不同点
p2-10 (p54): 2.10编译向导
p2-10-1 (p54): 2.10.1宏定义语句define
p2-10-2 (p56): 2.10.2文件包含语句include
p2-10-3 (p57): 2.10.3条件编译命令ifdef、else、 endif
p2-10-4 (p58): 2.10.4时间尺度命令timescale
p2-11 (p59): 2.11 Verilog HDL设计举例
p2-11-1 (p59): 2.11.1组合逻辑电路描述
p2-11-2 (p61): 2.11.2时序逻辑电路
p2-12 (p66): 2.12小结
p2-13 (p67): 习题2
p3 (p69): 第3章Verilog HDL常用的建模方式
p3-1 (p69): 3.1 Verilog HDL常用的建模描述方式
p3-1-1 (p69): 3.1.1结构化建模描述方式
p3-1-2 (p81): 3.1.2数据流建模描述方式
p3-1-3 (p82): 3.1.3行为建模描述方式
p3-1-4 (p83): 3.1.4混合设计描述
p3-2 (p84): 3.2 Verilog HDL的抽象分层建模方式
p3-2-1 (p86): 3.2.1系统级和算法级建模方式
p3-2-2 (p86): 3.2.2寄存器传输级建模方式
p3-2-3 (p89): 3.2.3门级建模方式
p3-2-4 (p89): 3.2.4晶体管开关级建模方式
p3-3 (p91): 3.3小结
p3-4 (p92): 习题3
p4 (p93): 第4章 有限状态机设计
p4-1 (p93): 4.1 FSM设计方法
p4-1-1 (p94): 4.1.1使用FSM设计数字系统的优点
p4-1-2 (p95): 4.1.2设计FSM的基本步骤
p4-1-3 (p96): 4.1.3设计FSM的基本原则
p4-1-4 (p96): 4.1.4 FSM的Verilog代码编写方法
p4-2 (p99): 4.2 FSM设计实例
p4-2-1 (p102): 4.2.1 1001序列信号检测器设计
p4-2-2 (p108): 4.2.2交通灯信号控制器设计
p4-3 (p115): 4.3基于FPGA的数字系统设计原则和技巧
p4-3-1 (p115): 4.3.1基本原则
p4-3-2 (p118): 4.3.2设计技巧
p4-4 (p120): 4.4小结
p4-5 (p120): 习题4
p5 (p121): 第5章Verilog代码编写风格
p5-1 (p121): 5.1命名规范
p5-2 (p122): 5.2格式规范
p5-3 (p124): 5.3 RTL可综合代码编写规范
p5-4 (p124): 5.4项目目录规范
p5-5 (p125): 5.5常见错误
p5-6 (p125): 5.6小结
p5-7 (p125): 习题5
p6 (p126): 第6章 逻辑验证与测试平台
p6-1 (p126): 6.1测试平台的基本概念
p6-1-1 (p126): 6.1.1什么是测试平台
p6-1-2 (p127): 6.1.2测试平台模板
p6-2 (p128): 6.2仿真激励的语法
p6-2-1 (p128): 6.2.1 initial语句和always语句施加激励
p6-2-2 (p129): 6.2.2时钟信号的产生
p6-2-3 (p131): 6.2.3复位信号
p6-2-4 (p132): 6.2.4并行激励
p6-2-5 (p133): 6.2.5循环激励
p6-2-6 (p134): 6.2.6数组激励
p6-2-7 (p134): 6.2.7强制激励
p6-2-8 (p135): 6.2.8包含文件
p6-2-9 (p136): 6.2.9文件的读写
p6-2-10 (p136): 6.2.10矢量采样
p6-2-11 (p137): 6.2.11矢量回放
p6-2-12 (p137): 6.2.12 Matlab
p6-3 (p138): 6.3系统函数和系统任务
p6-3-1 (p138): 6.3.1 $display、 $write和＄strobe
p6-3-2 (p140): 6.3.2系统任务＄monitor
p6-3-3 (p141): 6.3.3 $fopen、 $fclose、 $fdisplay和＄fmonitor
p6-3-4 (p142): 6.3.4系统任务＄readmemb和＄readmemh
p6-3-5 (p143): 6.3.5系统任务＄finish和＄stop
p6-3-6 (p143): 6.3.6系统任务＄random
p6-3-7 (p144): 6.3.7系统函数＄time和＄realtime
p6-3-8 (p144): 6.3.8值变转储文件
p6-4 (p146): 6.4实例
p6-5 (p148): 6.5小结
p6-6 (p149): 习题6
p7 (p150): 第7章 逻辑综合与静态时序分析
p7-1 (p150): 7.1逻辑综合概述
p7-1-1 (p150): 7.1.1什么是逻辑综合
p7-1-2 (p151): 7.1.2逻辑综合的特点
p7-1-3 (p151): 7.1.3逻辑综合的要求
p7-2 (p152): 7.2逻辑综合流程和语法
p7-3 (p158): 7.3逻辑综合实例
p7-3-1 (p159): 7.3.1组合电路的综合（4位ALU的层次化综合）
p7-3-2 (p166): 7.3.2时序电路的综合（数字跑表的综合）
p7-4 (p174): 7.4门级网表的验证
p7-4-1 (p174): 7.4.1 ALU网表的门级仿真
p7-4-2 (p175): 7.4.2跑表网表的门级仿真
p7-5 (p176): 7.5形式验证
p7-6 (p178): 7.6物理综合
p7-7 (p178): 7.7静态时序分析
p7-8 (p179): 7.8小结
p7-9 (p179): 习题7
p8 (p180): 第8章Altera FPGA/CPLD器件及编程配置
p8-1 (p180): 8.1可编程器件的历史和趋势
p8-2 (p181): 8.2 FPGA/CPLD器件结构
p8-2-1 (p181): 8.2.1 CPLD的基本结构
p8-2-2 (p181): 8.2.2 FPGA的基本结构
p8-2-3 (p183): 8.2.3 FPGA/CPLD的器件选型
p8-3 (p184): 8.3 Altera系列FPGA/CPLD器件
p8-3-1 (p185): 8.3.1 MAX各系列器件
p8-3-2 (p187): 8.3.2 Cyclone各系列器件
p8-3-3 (p189): 8.3.3 Arria各系列器件
p8-3-4 (p191): 8.3.4 Stratix各系列器件
p8-4 (p195): 8.4编程配置
p8-4-1 (p195): 8.4.1编程硬件
p8-4-2 (p197): 8.4.2编程配置策略
p8-4-3 (p205): 8.4.3下载电缆驱动程序安装指导
p8-4-4 (p205): 8.4.4 Quartus 9.0下的编程下载
p8-5 (p208): 8.5小结
p8-6 (p208): 习题8
p9 (p209): 第9章 数字电路与系统的设计实例
p9-1 (p209): 9.1三层电梯控制器设计
p9-1-1 (p209): 9.1.1模块划分
p9-1-2 (p210): 9.1.2电梯控制模块
p9-1-3 (p215): 9.1.3显示转换模块
p9-1-4 (p217): 9.1.4分频模块
p9-1-5 (p217): 9.1.5系统电路图
p9-2 (p219): 9.2出租车计价器设计
p9-2-1 (p219): 9.2.1系统分析和模块划分
p9-2-2 (p220): 9.2.2速度调节模块
p9-2-3 (p221): 9.2.3里程显示模块
p9-2-4 (p223): 9.2.4金额显示模块
p9-2-5 (p226): 9.2.5系统电路图
p9-3 (p228): 9.3基于FPGA的电子点菜系统设计
p9-3-1 (p228): 9.3.1系统分析和模块划分
p9-3-2 (p229): 9.3.2输入控制模块
p9-3-3 (p230): 9.3.3 LCD显示模块
p9-3-4 (p235): 9.3.4菜单存储模块
p9-3-5 (p237): 9.3.5总价计算模块
p9-3-6 (p238): 9.3.6 LED显示模块
p9-3-7 (p238): 9.3.7系统电路图
p9-4 (p240): 9.4基于TRDB LCM的液晶显示模块的应用
p9-4-1 (p240): 9.4.1 TRDB LCM显示屏简介
p9-4-2 (p241): 9.4.2 TRDB LCM显示屏的主要参数
p9-4-3 (p242): 9.4.3模块划分
p9-4-4 (p244): 9.4.4彩条显示模块
p9-4-5 (p249): 9.4.5 LCM配置模块
p9-4-6 (p250): 9.4.6 12S控制器模块
p9-4-7 (p253): 9.4.7 LCM锁相环
p9-5 (p254): 9.5维纳滤波器设计
p9-5-1 (p254): 9.5.1维纳滤波算法原理
p9-5-2 (p254): 9.5.2模块划分
p9-5-3 (p254): 9.5.3滤波窗口模块
p9-5-4 (p256): 9.5.4维纳滤波算法模块
p9-5-5 (p257): 9.5.5联合测试平台
p9-5-6 (p259): 9.5.6系统电路图
p9-6 (p259): 习题9
p10 (p261): 第10章 可编程片上系统
p10-1 (p261): 10.1 SOPC简介
p10-1-1 (p261): 10.1.1 SOPC开发流程
p10-1-2 (p262): 10.1.2 NiosⅡ处理器简介
p10-1-3 (p264): 10.1.3 NiosⅡ外设接口
p10-1-4 (p274): 10.1.4 Avalon总线
p10-2 (p274): 10.2 SOPC开发实例
p10-3 (p285): 10.3 SOPC设计的常见问题及解决方法
p10-4 (p286): 习题10
p11 (p287): 附录A常用EDA软件使用指南
p11-1 (p287): A1 ModelSim 6.0初学者使用指南
p11-1-1 (p287): A1.1 ModelSim仿真功能简介
p11-1-2 (p288): A1.2初学者指南
p11-2 (p304): A2 Quartus 11 9.0的使用
p12 (p316): 附录B DE2介绍
p13 (p324): 参考文献
元数据中的注释
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filepath:843_28_11c/07/Verilog数字系统设计与FPGA应用_13234294.zip
filepath:843_28_1c/30/13234294_Verilog数字系统设计与FPGA应用.zip
备用描述
本书按照Verilog数字系统设计的前端设计流程编写,从Verilog HDL语言,HDL编码指南,逻辑验证到测试平台,在此基础上对当前主流Altera FPGA/CPLD器件的应用进行介绍,并对片上可编程系统进行探讨
开源日期
2024-06-13
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